新标准允许3D集成电路中的堆叠管芯与测试设备连接

 
本周，世界领先的纳米电子和数字技术研究与创新中心IMEC宣布，IEEE标准协会最近批准的IEEE Std 1838TM-2019将自2020年2月起纳入IEEE Xplore数字图书馆。新标准允许芯片制造商设计符合以下标准的芯片，这些芯片一旦由堆栈集成商以3-D-IC的形式堆叠，便构成一致的堆栈级测试访问架构。 IMEC发起了3-D-DfT(测试设计)的标准化工作。
3-D-IC通过垂直堆叠模具来利用垂直尺寸进行进一步集成，以保持摩尔定律的发展势头。 IMEC 3-D系统集成研究员兼程序总监Eric Beyne说：“晶圆处理和堆栈组装技术的进步正在创造出许多不同的堆栈体系结构。这导致潜在的测试时刻急剧增加。可以执行制造缺陷：预键合(堆叠之前)，中键合(部分堆叠)，后键合(完整堆叠)和最终测试(在封装的3-D-IC上)。它的外部接口通过探针或在测试插座处。在一个芯片堆叠中，该外部接口通常位于该堆叠的底部芯片中，以便测试设备能够向各个芯片传递测试刺激并从中接收响应。在堆栈中，需要底层裸片的协作才能提供对当前正在测试的裸片的测试访问。”
比利时鲁汶IMEC科学总监Erik Jan Marinissen于2011年成立了标准化3-D-DfT的IEEE工作组，并担任第一任主席。近年来，Synopsys设计小组的首席研发工程师Adam Cron一直是工作小组的现任主席。
美国加利福尼亚州山景城Synopsys公司设计小组工程副总裁Amit Sanghani表示：“ 3-D-IC是一项重要技术，随着行业规模超过7nm，这将带来下一波创新浪潮。来自具有不同DfT架构的不同供应商。
新标准包括三个主要要素。 (1)DWR，管芯包装器寄存器：扫描堆栈中每个管芯的边界处的链，以对每个管芯的内部以及每对相邻管芯之间的互连进行模块化测试。 (2)SCM，串行控制机制：一种位测试控制机制，用于将指令传输到堆栈中以控制各种包装纸的测试模式。 (3)FPP，可选的灵活并行端口，即可伸缩的多位测试访问机制，用于有效地在芯片堆栈上上下传输通常与生产测试相关的大量数据。虽然DWR和SCM基于现有DfT标准，但FPP对于IEEE Std 1838确实是新​​颖的。
美国加利福尼亚州圣何塞市Cadence设计系统公司高级研发总监Wolfgang Meyer说：“像IEEE Std 1838这样的DfT标准对行业至关重要。芯片制造商知道他们必须提供什么，而堆栈集成商也知道他们可以提供什么。而且，像Cadence这样的EDA供应商可以将其工具支持集中在符合新标准的体系结构上，这是一个很好的选择，因为3-D-IC领域如此广泛，因此该标准具有一些用户定义的可伸缩性。严格的“一刀切”的标准将行不通。”